La tolerancia implícita a la latencia de memoria hace a los procesadores post-RISC ideales para usarse en los procesadores escalables de memoria compartida del futuro, donde la jerarquía de memoria se hará todavía más compleja que en los procesadores actuales con tres niveles de cache y una memoria principal.
Desafortunadamente, el único segmento de código que no se beneficia significativamente de la arquitectura del post-RISC es el recorrido de listas ligadas. Ello se debe a que nunca se conoce la siguiente dirección hasta que se completa la carga previa, de forma que todas las cargas están fundamentalmente seriadas.
Tendencias en tecnologías de ram dinámica
Muchas de las técnicas en esta sección se han enfocado en cómo lidiar con las imperfecciones de los chips de RAM dinámica (aunque cuando su tasa de velocidad de reloj alcanza los 300-600 MHz o 3-2 ns, incluso la SRAM comienza a parecer muy lenta). Es claro que la demanda por cada vez más RAM continuará incrementándose, y que digabits y más DRAM cupirán en un solo chip. Por ello, se está trabajando mucho para crear nuevas súper DRAMs más rápidas y mejor preparadas para los procesadores extremadamente rápidos del presente y del futuro. Algunas de las tecnologías son relativamente sencillas, mientras que otras requieren importantes rediseños en la forma en que procesadores y memorias se fabrican.
Entre las mejoras de la DRAM se incluyen:
- DRAM de modo de página rápida
- RAM de salida de datos extendida (EDO RAM)
- DRAM síncrona (SDRAM)
- RAMBUS
- DRAM con cache (CDRAM)
La DRAM de modo de página rápida ahorra tiempo al permitir un modo en el cuál no tiene que re-programarse la dirección completa en el chip para cada operación de memoria. En vez de ello, se asume que se accederá a la memoria secuencialmente (como en el llenado de una línea de cache), y sólo los bits de orden bajo de la dirección se modifican en las lecturas y escrituras sucesivas.
La EDO RAM es una modificación al mecanismo de buffer de salida en la RAM de modo de página, que le permite operar cerca del doble de rápido en operaciones que no sean de refresco.
La DRAM síncrona se sincroniza usando un reloj externo que permite a la cache y a la DRAM coordinar sus operaciones. Así, la SRAM puede entubar el recuperación de múltiples bits de memoria para mejorar el rendimiento global.
RAMBUS es una tecnología propietaria, capaz de transferir datos a 500 MB/seg. Usa una cantidad significativa de lógica adentro del chip, y opera a niveles de energía mayores que la DRAM típica.
La DRAM con cache combina una cache SRAM en el mismo chip que la DRAM. Con ello ambas quedan fuertemente acopladas, proporcionando rendimientos similares a dispositivos SRAM con todas las limitaciones de cualquier arquitectura de cache. Una ventaja del enfoque CDRAM es que incrementa la cantidad de cache y disminuye la cantidad de DRAM. También cuando se trabaja con sistemas de memoria con un gran número de intercalaciones, cada una tiene su propia SRAM para reducir la latencia, asumiendo que los datos solicitados estuvieran en la SRAM.
Un enfoque todavía más avanzado consiste en integrar procesador, SRAM y DRAM en un un único chip con un reloj a, digamos, 5 GHz, conteniendo 128 MB de datos. Comprensiblemente, hay una amplia variedad de problemas técnicos que resolver antes de que este tipo de componente esté ampliamente disponible por US$200 -pero esa no es toda la cuestión. Los procesos de manufactura de la DRAM y los procesadores ya están comenzando a converger en algunas formas (RAMBUS). El mayor problema de rendimiento cuando tengamos esta clase de sistema será, "¿qué hacer si usted necesita 160 MB?"